Solecki Jędrzej. <br/><br/>
Testing Digital Integeated Circuits with Novel Low Power High Fault Coverage Techniques and a New Scan Architecture / 
Jędrzej Solecki ; Poznan University of Technology. Faculty of Electronics and Telecommunications. 
 - Poznań,  [2016]. 
 - 92, [4] s. :  il. ;  30 cm +  2 recenzje. 
<br/><br/> Promotor: Jerzy Tyszer  Niepublikowana praca doktorska. 
<br/><br/>Rozprawa doktorska. Politechnika Poznańska, [2016]. 
<br/><br/>Bibliogr. s. 84-92. 
<br/><br/><br/>Streszcz. pol.